Chiplet（芯粒）是半导体行业近期的一大热词，这项技术有望为处理器制造工艺带来新的发展方向。通俗地理解，Chiplet 是一个微小的集成电路，包含一个明确定义的功能子集。Chiplet 可将不同工艺制程、不同功能、不同材质的 Chiplet 集成在一起，每组芯片通过混合和匹配的「乐高式」装配来实现，旨在平衡芯片计算性能与研制成本。这种方法意味着，对于 CPU 的功能部件，制造商能针对该部件使用最合适的技术。
AMD
率先将 Chiplet 技术大规模应用于商业产品，而 Sam Naffziger 就是该技术的早期推动者之一。
近日，IEEE Spectrum 对 Naffziger 进行了简单的采访，请他谈了谈这一话题。他是
AMD
高级副总裁、企业研究员和产品技术架构师，也是 IEEE Fellow，此前曾获 2023 IEEE 固体电路学会行业影响奖。
对于基于 chiplet 的处理器，你认为主要的挑战有哪些？
Sam Naffziger：我们从五六年前开始在 EPYC 和 Ryzen CPU 产品线上使用该技术。那时候，我们广撒大网，想找到用于连接 die（小型硅块）的最好的封装技术。这是一个由成本、性能、带宽密度、功耗和制造能力组成的复杂方程式。构想出很棒的封装技术还相对容易，但如果想大批量地、成本高效地实际生产，情况就完全不同了。因此，我们在这方面投资巨大。
chiplet 可能将会如何改变半导体制造工艺？
Naffziger：这正是行业正努力解决的问题，也是我们目前所处的位置，可能我们会在 5 到 10 年内实现改变。我认为，大致而言，目前的这些技术是通用型的。它们能很好地适用于单片式芯片，它们也能用于 chiplet。对于 chiplet，我们会有远远更加专业化的知识产权。因此，可以设想未来会有专用于 chiplet 的工艺技术，并由此提升效益、降低成本等等，但现在还不是这个情况。
chiplet 将会对软件产生什么影响？
Naffziger：我们的架构的一大目标是对软件完全透明，因为软件很难改变。举个例子，我们的第二代 EPYC CPU 由中心化 I/O（输入 / 输出）chiplet 组成，周围环绕着计算 die。当我们采用中心化 I/O die 时，内存延迟会降低，这就消除了第一代的一个软件难题。
现在，有了 （
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Instinct） MI300——
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即将推出的高性能计算加速器，我们还能将 CPU 和 GPU 计算 die 集成到一起。这种集成对软件造成的影响是它们可以共享同一个内存地址空间。因为软件不必担心管理内存，因此编程会变得更加容易。
架构中有多少可以分散到 chiplet？
Naffziger：我们正在寻找扩展逻辑的方法，但 SRAM 是更大的难题，而且模拟（analog）方面肯定无法扩展。我们已经采取了步骤将模拟部分与中央 I/O chiplet 分开。使用 3D V-Cache—— 一种与计算 die 集成的高密度缓存 chiplet，我们将 SRAM 分开了。而且我预计未来会有更多这类的专业化技术。我们能做到的细粒度将由物理学决定，但我对此表示乐观。
为了将不同公司的 chiplet 混合并匹配到同一个封装中，需要怎么做？
Naffziger：首先，我们需要有一个接口的行业标准。2022 年推出的 chiplet 互连标准是重要的第一步。我认为未来会逐渐走向这个模式，因为为了实现更高的单位功率性能和单位资金性能，这会是至关重要的。然后，我们可以打造出针对特定市场和消费者的片上系统（SoC）。
原文链接：https://spectrum.ieee.org/chiplet
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